1. 74ls74分频电路原理
74LS74是个双D触发器，把其中的一个D触发器的Q非输出端接到D输入端，时钟信号输入端CLOCK接时钟输入信号，这样每来一次CLOCK脉冲，D触发器的状态就会翻转一次，每两次CLOCK脉冲就会使D触发器输出一个完整的正方波，这就实现了2分频。
把同一片74LS74上的两路D触发器串联起来，其中一个D触发器的输出作为另一个D触发器的时钟信号，还可以实现4分频。
2. 74ls161分频电路图
74ls161引脚图与管脚功能表资料
74LS161是常用的四位二进制可预置的同步加法计数器，他可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能，：
<74ls161引脚图>
管脚图介绍：
时钟CP和四个数据输入端P0~P3
清零/MR
使能CEP，CET
置数PE
数据输出端Q0~Q3
以及进位输出TC. (TC=Q0•Q1•Q2•Q3•CET)
输 入 输 出
CR CP LD EP ET D3 D2 D1 D0 Q3 Q2 Q1 Q0
0 Ф Ф Ф Ф Ф Ф Ф Ф 0 0 0 0
1 ↑ 0 Ф Ф d c b a d c b a
1 ↑ 1 0 Ф Ф Ф Ф Ф Q3 Q2 Q1 Q0
1 ↑ 1 Ф 0 Ф Ф Ф Ф Q3 Q2 Q1 Q0
1 ↑ 1 1 1 Ф Ф Ф Ф 状态码加1
<74LS161功能表>
从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步置数功能。而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。74LS161还有一个进位输出端CO，其逻辑关系是CO= Q0•Q1•Q2•Q3•CET。合理应用计数器的清零功能和置数功能，一片74LS161可以组成16进制以下的任意进制分频器。
3. 74ls74二四分频电路逻辑功能
74LS20是与非门芯片，74ls00为四组2输入端与非门（正逻辑）。它们都是基本逻辑电路，用来实现与非这一逻辑功能。
74ls20是常用的双4输入与非门集成电路，常用在各种数字电路和单片机系统中，其逻辑功能是完成四个输入的逻辑与非计算功能。
74LS20的逻辑表达式Y=/ABCD
4. 74ls74构成四分频电路
74LS92是十二分频计数集成电路 该电路包含选通的零复位输入，有4 个主从触发器和用于除2 的计数器及计数周期长度除6 的3 位2 进制计数器。
5. 74ls74分频器的原理
原理：
触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1”，，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种。
D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态取决于CP的脉冲上升沿到来之前D端的状态，即=D。因此，它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。和分别是决定触发器初始状态的直接置0、置1端。当不需要强迫置0、置1时，和端都应置高电平（如接+5V电源）。74LS74，74LS175等均为上升沿触发的边沿触发器。图一为74LS74的引脚图和逻辑图。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等。
6. 74ls160分频电路原理
74LS160是同步置数、异步清0十进制计数器，各个管脚分别用于复位，置数，输入时钟，输出信号等。
详细功能和结构图如下：
RCO/CO 进位输出端
ENP/EP/CTP 计数控制端
ENT /ET/CTT 计数控制端
Q1-Q4 计数输出端
D1-D4 置数输入端
CLK/CP 时钟输入端
CLR/CR/MR 异步清零端（低电平有效）
LOAD/LD/PE 同步并行置入端（低电平有效）
7. 74ls390分频原理
两片7490都设置成五进制，构成25进制计数器，然后遇24清零。假设两片7490是左右摆放，左边设为片1，右边为片2.片1的CPB连接片2的片1的QB与QD与后的结果；片1的QC连接其R0和片2的R0；片2的QD连接其R1端和片1的R1端。其余四个S脚都接零